[아시아경제 문채석 기자] 삼성전자가 30일부터 양산에 돌입한 3nm(나노미터) 공정이 적용된 게이트올어라운드(GAA) 기반의 반도체는 기존 7나노 핀펫(FinFET) 공정으로 만든 반도체보다 성능을 키우고 소비 전력도 줄인 것이 특징이다.

1나노미터는 '10억분의 1m'로, 머리카락 굵기의 10만분의 1 정도의 길이를 나타낸다.
3나노는 반도체에 그릴 수 있는 전기 회로의 선폭이 3나노미터라는 것으로 현 최첨단 공정인 4나노 반도체보다 회로의 선폭 굵기를 대폭 줄일 수 있는 차세대 반도체 핵심 기술로 꼽힌다.

크기만 혁신을 해낸 게 아니다.
전류가 흐르는 '채널'을 전류를 제어하는 '게이트'로 둘러싸는 차세대 GAA 공정 기술까지 만들어냈다.

반도체는 트랜지스터, 게이터, 채널 등으로 만들어진다.
한정된 실리콘 웨이퍼 위에 많은 반도체 칩을 얹으려면 트랜지스터 크기를 줄여야 한다.
전력 소모를 최소화해 발열은 줄이고 배터리 수명은 늘려야 한다.

이번에 삼성전자가 만든 차세대 GAA 기술은 트랜지스터 내 '채널' 4개면을 '게이트'가 둘러싸도록 만들었다.
3개면만 감싸는 기존 핀펫보다 게이트 면적을 넓힐 수 있게 됐다.
공정 미세화에 따른 트랜지스터 성능 저하를 극복하고 데이터 처리 속도와 전력 효율은 높일 수 있게 됐다.

모양도 '얇고 넓게' 만들었다.
와이어 형태의 채널 구조를 얇은 종이 모양의 '나노시트' 형태로 구현한 것이다.
이 형태로 만든 'MBCFET' 공정을 독자 구축했다.
이 나노시트 GAA 구조 적용에 3나노 설계 공정 기술 공동 최적화(DTCO)까지 했다.
이를 한데 모은 삼성전자 3나노 GAA 1세대 공정은 기존 5나노 공정 대비 성능 23% 향상, 전력 45% 절감, 면적은 16% 감소할 수 있을 것으로 전망된다.
GAA 2세대 공정으로 이어지면 성능 30% 향상, 전력 50% 절감, 면적 35% 축소까지 구현 가능하다.

삼성은 칩 설계와 검증 과정에서 시높시스, 케이던스 등 파트너들과 협업했다.
파트너에 3나노 공정 기반의 반도체 설계 인프라·서비스를 제공해 고객들이 빠르게 제품 완성도를 높이도록 시스템을 강화해 나갈 계획이다.

이로써 삼성은 '크기(3나노)+공정(GAA)' 두 부분에서 TSMC 등 주요 경쟁자보다 앞서나갈 수 있게 됐다.
여기까지 17년이 걸렸다.
2005년 파운드리 사업에 뛰어든 삼성전자는 2011년 세계 최초로 32나노 공정에 성공하면서 초격차 기술 경쟁에 돌입했다.

2017년엔 극자외선(EUV) 기술 기반 7나노 공정을 세계 최초로 개발한 후 2018년 양산에 들어갔다.
2019년에는 EUV 기반 5나노 공정 개발에도 성공했다.
삼성이 만들면 대부분 세계 최초였다.
‘초격차 경영’이란 브랜드를 자신있게 내놓을 수 있었던 이유다.

삼성전자는 파운드리 사업 진출 후 꼬박 6년을 투자해 업계 최초로 32나노 HKMG 공정을 양산할 수 있었다.
이후 또 4년을 투자해 이번엔 핀펫 공정을 개발했다.
32나노 크기였던 선폭은 14나노로 절반 이상 줄였다.
물론 '양산 시점' 기준이다.
핀펫도 첫 양산 당시엔 혁신적인 기술이었다.
3면에서 게이트와 채널이 만나도록 했기 때문이다.

그럼에도 세계의 폭발적인 반도체 수요, 파운드리 업체들의 설계 및 CPU 제조 능력 구축 한계 등 여러 이유로 공정 수준을 높이기 위한 경쟁은 끝이 없었다.

이날 삼성은 세계에서 처음으로 3나노+GAA 고지에 안착했다.
계획대로라면 2025년 상반기엔 2나노로 크기를 줄일 수 있다.
물론 GAA 공정을 적용, '2나노 GAA'로 간다.
발표대로라면 인텔은 2024년 하반기에 TSMC는 2025년 상반기에야 이 경지에 다다르게 된다.
단, 인텔은 2년간, TSMC는 3년간 핀펫 공정에 머무른다.
즉, 이날 삼성이 3나노 GAA에 안착하면서 최소 '2~3년'을 벌 수 있게 된 셈이다.
17년간 각고의 노력을 한 끝에 세계 2위권과의 격차를 2~3년으로 벌릴 수 있게 된 셈이다.

삼성전자는 수율(합격품 비율)을 최대한 높여 시장의 우려를 진정시키고 다음 기술 개발 속도도 '초격차'를 유지할 방침이다.